Altera annonce que son FPGA Cyclone V GT 28 nm a passé avec succès les tests de compatibilité avec la spécification PCI Express 2.0. Aujourd’hui en production, le FPGA Cyclone V GT est, dans l’industrie, le premier FPGA économique et à basse consommation à assurer une parfaite interopérabilité pour des débits de données de 5 Gbits/s …

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• Comparés aux FPGA précédemment disponibles, les modèles Cyclone V GT fournissent aux développeurs une réduction significative des coûts et de la consommation énergétique des systèmes lorsqu’ils sont utilisés dans les applications basées PCIe Gen2.
• Les FPGA Cyclone V intègrent des transceivers affichant des débits de données montant jusqu’à 5 Gbits/s et possèdent deux blocs IP PCIe en dur (hard IP), embarqués au sein du composant.
• Les blocs IP hard compatibles PCIe 2.0 prennent en charge les couches PHY/MAC, liaison des données et transaction. Ces blocs peuvent être configurés pour fonctionner en tant que point de terminaison ou en « root port » supportant jusqu’à x4 canaux.

Référence :Cyclone V GT 28 nm
Fournisseur : Altera

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Lattice Semiconductor annonce le FPGA iCE40 LP384, le plus petit membre de sa famille de FPGA iCE40 d’ultra faible densité. Permettant aux concepteurs d’ajouter rapidement des fonctions et de différencier des produits sensibles aux coûts, à l’encombrement et à la consommation, ce FPGA de petite empreinte est idéal pour des applications comme les dispositifs portables de surveillance médicale, les smartphones, les caméras numériques, les liseuses et les systèmes embarqués compacts …

• Minuscule, de basse consommation et de faible coût, le FPGA iCE40 LP384 a une capacité de 384 LUT ; la consommation statique de son cœur est de 25 µW ; il est livré en boîtiers aussi petits que 2,5 mm x 2,5 mm avec une évolution prévue vers 2 mm x 2 mm ; et son coût unitaire est de moins de 50 centimes pour plusieurs millions d’unités.

• Le FPGA iCE40 LP384 comporte de la logique programmable, des E/S flexibles et la mémoire nécessaire pour traiter les données plus vite que les ASSP (processeurs standard pour applications spécifiques) ou les microprocesseurs d’appoint, en réduisant la consommation et pour un coût équivalent.

• Les dispositifs iCE40 LP384 sont disponibles en échantillonnage pour les clients commençant des évaluations de conception. Sont proposés des boîtiers QFN 32 broches (5 mm x 5 mm) ; ucBGA à 36 billes (2,5 mm x 2,5 mm); et ucBGA à 49 contacts (3 mm x 3 mm).

Référence : iCE40 LP384
Fournisseur : Lattice Semiconductor

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Toshiba Electronics Europe (TEE) annonce la disponibilité en Europe de la technologie Structured Array (ou réseaux structurés). Cette technologie se présente comme une solution ASIC pour le remplacement de FPGA à moindres coût et consommation – mais toujours avec des délais de réalisation et d'échantillonnage/production significativement réduits comparé aux ASIC standards …

• Réalisés selon une technologie de BaySand, sous licence, les réseaux structurés de Toshiba supportent la concrétisation rapide de dispositifs de type système sur une puce (SoC) de hautes performances et de basse consommation, grâce à la personnalisation d'un petit nombre seulement des couches de métallisation sur des tranches de base préconçues et préfabriquées avec un réseau logique optimisé et une structure mémoire.
• En diminuant le nombre de couches métallisées devant être personnalisées, le délai de réalisation des échantillons n'est plus que de cinq semaines.
• Les nouveaux réseaux structurés sont réalisés dans une technologie de fabrication 65 nm et supportent jusqu'à 30 million de portes logiques brutes, 20 Mbits de SRAM et jusqu'à 1200 plots d'E/S.

Référence : Structured Array
Fournisseur : Toshiba

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Integrated Device Technologyannonce un bloc d’IP (Intellectual Property, ou propriété intellectuelle) de compression de données pour les applications d'infrastructure sans-fil 3G et 4G. Cette IP de compression de données de bande de base brevetée par IDT réduit les coûts système en permettant d'utiliser du câblage fibre optique à bas coût pour connecter la RRU (Remote Radio Unit, ou unité radio distante) à la BBU (Baseband Unit, ou unité bande de base) …

• L'IP de compression de données IDT offre des taux de compression de 2 pour 1 à 4 pour 1, ce qui permet aux utilisateurs d'utiliser du câblage à bas coût en compressant les données de manière fiable, tout en conservant une qualité de signal globale conformes aux spécifications.
• L'IP de compression IDT est capable d'un taux de compression de 3 pour 1 avec le pourcentage d'EVM (Error Vector Magnitude, ou intensité de vecteur d'erreur) nécessaire aux systèmes 4G aux débits de ligne CPRI (Common Public Radio Interface, ou interface radio publique commune).
• L'IP de compression de données est disponible sous forme de FPGA ou d'ASIC adapté pour supporter les systèmes GSM, WCDMA et LTE.

Fabricant : IDT
Référence : IP de compression

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Altera annonce avoir complété son portefeuille de FPGA 28 nm avec le lancement de la série Arria V GZ, conçue pour satisfaire les besoins accrus en bande passante dans les applications de broadcast et de communication. Les FPGA Arria V GZ embarquent 36 blocs d’émission/réception compatibles avec les architectures à fond de paniers ; ces transceivers peuvent fonctionner à des débits jusqu’à 12,5 Gbit/s et supportent une large palette de protocoles. Par ailleurs, la série Arria V GZ intègre quatre interfaces DDR3 DIMM 1600 Mbit/s distinctes, de largeur 72 bits chacune…

· Premiers FPGA de milieu de gamme dotés de piles de protocoles PCI Express Gen3 câblées
· Contrôleurs mémoires de type « soft IP » pour une flexibilité maximale
· FPGA de gamme intermédiaire dotés du plus grand nombre de blocs de traitement du signal numérique (DSP) pour un niveau élevé d’intégration
· Fonctionnalités anti-piratage à la pointe de l’industrie telles que cryptage AES (Advanced Encryption Standard) amélioré et mécanismes de génération de clés on-board et off-board simples d’utilisation

Référence : Arria V GZ
Fournisseur : Altera
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