Dans le cadre de ses recherches visant à faciliter et accélérer le développement de circuits intégrés complexes, Cadence Design Systems présente Tempus Timing Signoff Solution, un outil d’analyse temporelle statique conçu pour permettre aux développeurs de systèmes sur une puce (SoC) d’accélérer la validation temporelle et la mise en production des circuits intégrés. Les premiers engagements avec des clients ont déjà montré que Tempus Timing Signoff Solution permet de ramener à quelques jours des durées de conception qui auraient pris plusieurs semaines avec des flots traditionnels. Tempus Timing Signoff Solution sera disponible dans le courant du troisième trimestre 2013 …

publicité

• Un environnement intégré pour la convergence temporelle qui fait appel a une technologie d’optimisation locale (ECO - Engineering Change Order) s’appuyant sur les informations physiques permet de réduire les temps de conception de plusieurs semaines.
• Premier moteur d’analyse temporelle sur le marché exploitant une technologie massivement parallèle et modulable de manière à exploiter des centaines de CPU.
• Son architecture parallèle permet à Tempus Timing Signoff Solution d’analyser des circuits comprenant des centaines de millions de cellules sans faire de compromis sur la précision.
• Un nouveau moteur d’analyse chemin par chemin (Path Based Analysis).Une analyse MMMC (multi-mode et multi-corner) et une convergence temporelle s’appuyant sur les informations physiques qui, toutes deux, profitent de l’analyse temporelle multi-cœur et distribuée.

Fabricant : Cadence Design Systems
Référence : Tempus Timing Signoff Solution

| DATASHEET | PLUS D'INFOS | PRODUITS SIMILAIRES |