Mercredi 13 Mars @ VIPress.netST annonce la disponibilité de la filière CMOS H9A en géométrie de 130 nm par l'intermédiaire de CMP
STMicroelectronics et CMP (Circuits Multi-Projets) annoncent que la technologie CMOS H9A dans le nœud de 130 nm de STMicroelectronics, qui permet de réaliser un large éventail de produits analogiques et numériques, est à présent mise à la disposition des universités, des laboratoires de recherche et des entreprises de conception aux fins de prototypage par le biais des services de courtage de CMP. La diffusion des tranches de silicium aura lieu sur le site ST de Rousset, dans les Bouches-du-Rhône. Le coût de la technologie H9A CMOS a été fixé à 2200 euros par mm² …
Le service multi-projets sur tranches silicium de CMP permet aux entreprises de réaliser des circuits intégrés avancés en petites quantités, typiquement entre quelques douzaines et quelques milliers d'unités.
ST met cette technologie de fabrication à la disposition de tierces parties en tant que service de fonderie pour une plate-forme analogique bien établie et pour de nouveaux développement dans les applications telles que les systèmes de capture d'énergie, d'intelligence autonome et de domotique.
L'introduction de la technologie CMOS H9A de ST (et sa version dérivée H9A_EH) dans le catalogue de CMP capitalise sur la collaboration qui a permis à des universités et des entreprises de conception d'accéder aux générations précédentes de la technologie CMOS, parmi lesquelles les géométries CMOS de 28 nm, 45 nm (introduction en 2008), 65 nm (2006), 90 nm (2004) et 130 nm (2003) par l'intermédiaire du site ST de Crolles. Les clients de CMP peuvent également accéder à la technologie FD-SOI (silicium sur isolant - entièrement déplété) en géométries de 28 nm, SOI (silicium sur isolant) en 65 nm et SOI en 130 nm, ainsi qu'à la technologie SiGe (Silicium Germanium) en 130 nm de STMicroelectronics.
Plus de 200 universités et entreprises ont reçu les règles de dessin et les kits de conception des processus CMOS SOI et en silicium massif en 65 nm de ST. Depuis que CMP propose la technologie CMOS en silicium massif 28 nm de ST en 2011, plus de 100 universités et sociétés de microélectronique ont reçu les règles de dessin et les kits de conception correspondants, et plus de 30 circuits intégrés ont déjà été fabriqués. De même, depuis que CMP propose la technologie FD-SOI 28 nm de ST, plus de 30 universités et sociétés de microélectronique ont reçu les règles de dessin et les kits de conception correspondants.
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